да хули ты к словам цепляешься, он так назвал спад

спад здесь при чём? по фронту ны ST_CP на Q7 попадёт ровно то же, что в данный момент на Q7'. Согласен?

действительно

а ты хули подпездываешь клоуну? Если я задвину 8 бит, что появится на выходе q7'?

а ты хули подпездываешь клоуну? Если я задвину 8 бит, что появится на выходе q7'?

тот, что ты первым записал появится там

тот, что ты первым записал появится там

Да ты сука охуенен

А что же тогда кружок означает перед треугольником?

там две инверсии, смотри внимательнее

В чем я ошибся? в том что при сдвиге на Q7' будет Q0?

?

У триггера выход инверсный, а потом этот инвертер обратно его возвращает

И все остальные тоже инверсные

там две инверсии, смотри внимательнее

Я в курсе, прост сказали что это не инвертор.

сложно кароче я ебал

?

Q0 7 тактов назад? да. а когда дёрнешь ST_CP, то у тебя и на Q7 появится то же самое

нормально мигало только один раз так

ща помоделим

Мде, блин, дома ни одного 595 ?

Думал с лог анализатором поиграться

Q0 7 тактов назад? да. а когда дёрнешь ST_CP, то у тебя и на Q7 появится то же самое

я тебе видео показал сука, покажи мне на видео где Q7' совпадает с Q7

ща помоделим

запиши 8 единиц и дёрни ST_CP, а потом 8 нулей и дёрни ST_CP, если не сложно

хоть раз блядь

я тебе видео показал сука, покажи мне на видео где Q7' совпадает с Q7

ещё раз для одарённых: Q7 отличается от Q7' пока ты не дёрнешь ST_CP/LATCH

между тактами защелка

такт - 8 бит

А можно конкретный вопрос, относительно которого идет спор? а то в диалоге он раза три менялся

А можно конкретный вопрос, относительно которого идет спор? а то в диалоге он раза три менялся

точняк

витя мне доказывает, что после сдвига 8 бит, на Q7' появится состояние Q7

а я ему доказываю, что там появится состояние Q0

и чтобы его сбросить, можно запихнуть 1 дополнительный 0

Там, по идее, Q0 должен появиться после 7 сдвигов. 8 его проебет, ну или не проебет, если там стоял регистр дальше

Т.е. после 8 сдвигов Q0 первого регистра должен появиться во "временном" (до защелки) Q0 второго, если такой был

правильно

с q7'

как это блять работает

я там своими выключениями такты не задаю?

я читал, что в регистре при включении рандомные значения, но я же их выталкиваю

Понижай тактирование до тех пор, пока ты не сможешь другим набором светодиодов посмотреть, что дает МК на выход

И соотнести с поведением регистра

Это если осцилла/анализатора нет

Да питание дает импульс, ставь кондеры по питанию

А можно конкретный вопрос, относительно которого идет спор? а то в диалоге он раза три менялся

Дельфин говорит, что нужно записать 9 бит, чтобы сбросить все выходы, включая Q7', я говрю, что 8 и дёрнуть защёлку

8 и латч

Дельфин говорит, что нужно записать 9 бит, чтобы сбросить все выходы, включая Q7', я говрю, что 8 и дёрнуть защёлку

ты наркоман?

8 и латч

и ты с ним заодно?

LOL

чувак, ты одинок в своём упорстве

Ну там всего 8 триггеров, куда 9 бит-то

вот тебе ещё один сдвиговый регистр, 3-разрядный, без защёлки

Смотри, допустим, регистр инициализирован некими неизвестными нам значениями (a, b, c, d, e, f, g, h). Считаем, что защелка на этот момент уже дернута, потому на выходах Q0..Q7 они же. На Q7' тоже h. Пока верно? @Dolphin_Soft

Смотри, допустим, регистр инициализирован некими неизвестными нам значениями (a, b, c, d, e, f, g, h). Считаем, что защелка на этот момент уже дернута, потому на выходах Q0..Q7 они же. На Q7' тоже h. Пока верно? @Dolphin_Soft

да, но я не дергаю защелку, я только заталкиваю данные

речи про это не было

Но не дернув защелку, ты в принципе на Q0..Q7 не повлияешь

Или подразумевается, что защелка всегда в активном состоянии и не участвует в процессе?

ERROR: S client not available

Но не дернув защелку, ты в принципе на Q0..Q7 не повлияешь

я не на них влияю, а сброс регистра внутренний делаю, речь так стояла?

Стоп-стоп-стоп. Полный вопрос какой? Как обнулить все ноги регистра, заталкивая данные в него?

нет, как сбросить данные в регистре

Ну 8 бит тебе сбросят все внутренние триггеры, включая Q7'. Если дернуть защелку - сбросятся и внешние

Ну 8 бит тебе сбросят все внутренние триггеры, включая Q7'. Если дернуть защелку - сбросятся и внешние

еще раз, как сбросят, если Q7' каскадирующий выход?

он не зависит от защелки блядь

Не зависит

Потому я его в зависимость от защелки не ставлю

Внешние - это Q0..Q7, без штриха

Внешние - это Q0..Q7, без штриха

правильно, на тот момент когда я запихиваю 8 бит, какой бит окажется на месте q7'?

На момент начала клока - Q0 старый. После того, как регистр отработает - твой первый запихнутый бит

если ты в си (без ардуино ИДЕ), тебе бут не нужен

Дык, удобно же: ресет нажал — новая версия проши залилась…

На момент начала клока - Q0 старый. После того, как регистр отработает - твой первый запихнутый бит

я даже видео показал

правильно, на тот момент когда я запихиваю 8 бит, какой бит окажется на месте q7'?

8 бит и окажется. а когда латч дернешь они все наружу выйдут.

8 бит и окажется. а когда латч дернешь они все наружу выйдут.

да не об этом речь

logic HIGH-level shifted into shift register stage 0. Contents of all shift register stages shifted through, e.g. previous state of stage 6 (internal Q6S) appears on the serial output (Q7S).

Датащет

Ну да. Если бы ты видел Q6' - то он бы сдвинулся на Q7'

q6s это фаза

7я фаза это сдвиг 8го бита

0й бит с 0й фазы оказывается на q7'

пол фазы

верх зачем отрезал? там важно ST_CP

да я уже понял, нахуй цифровую технику

верх зачем отрезал? там важно ST_CP

иди нахуй, черт

сложно непонятно хуита ебаная